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摩尔定律新纪元：英特尔引领系统工艺协同优化潮流

在IEDM 2022（2022 IEEE国际电子器件会议）的盛大演讲前，英特尔的副总裁兼技术开发负责人Ann Kelleher接受《IEEE Spectrum》的独家采访，揭示了摩尔定律的未来发展方向——系统工艺协同优化（STCO）。这一理念旨在通过综合优化从软件到制程技术的所有环节，推动计算机系统的全面升级。

展望未来10至20年，摩尔定律将不仅聚焦于传统工艺和设计的常规演进，而是将系统工艺协同优化视为关键驱动力。Kelleher强调，此模式以“由内向外”的视角出发，从所需支持的工作负载及其软件需求开始，逐步扩展至系统架构、封装中所需的芯片类型，直至最终的半导体制造工艺。其核心目标在于通过整体优化，最大化提升最终产品的性能和效率。

先进封装技术，尤其是3D集成，为系统工艺协同优化提供了坚实基础。这些技术允许在单一封装内实现高带宽芯粒间的连接，使得原本集成在同一芯片上的功能得以分散至专用芯粒，进而采用最适合各功能的制程技术。Kelleher举例，高性能计算场景下，处理器内核需配备大量缓存，但SRAM（静态随机存取存储器）的微缩速度未能跟上逻辑单元的微缩步伐。因此，通过将SRAM缓存和计算内核拆分至不同芯粒，并利用3D集成技术进行组合，可以有效提升系统性能。

以位于极光（Aurora）超级计算机核心的Ponte Vecchio处理器为例，它由47个芯粒（加上8个用于热传导的空白芯片）组成，采用先进的平面连接（2.5D封装技术）和3D堆叠技术，实现了不同晶圆厂生产的芯片的有效整合，以满足复杂工作负载的需求。

随着IEDM 2022上展示的3D混合键合研究成果，英特尔在连接密度上取得了惊人的突破，相比去年增长了10倍。这一进展意味着更多芯片功能能够被分解至独立的芯粒，进一步释放了系统工艺协同优化的潜力。采用新技术后，混合键合间距缩小至3微米，有助于将更多的缓存从处理器内核中分离。Kelleher表示，若能将键合间距减小至2微米至100纳米，将有望实现逻辑功能的分离，当前逻辑功能只能在同一芯片上实现。

在3D封装环境中，系统工艺协同优化正深刻影响着未来的半导体制造工艺，特别是对热应力和互连技术的适应性提出了更高要求。英特尔计划在2024年推出PowerVia技术，这是一种将供电网络移至芯片下方的创新方法，旨在减小逻辑单元尺寸并降低能耗。这一技术不仅为单封装内的互连提供了新机遇，也为工程师们带来了更多跨学科技能的挑战。

制程路线图与技术展望

Kelleher分享了英特尔的最新制程路线图，将其与摩尔定律的演进及晶体管技术的历史相结合。自英特尔两年前公布新路线图以来，各项计划均在稳步前进。Kelleher特别提到了即将于2024年上半年投产的Intel 20A制程，这一里程碑式的进展引入了RibbonFET（全环绕栅极或纳米片晶体管）架构和PowerVia背面供电技术。她解释了采用PowerVia技术对RibbonFET的显著优势，并强调了两项技术的并行开发策略，旨在降低潜在风险。

展望未来，晶体管技术继续展现其持久的生命力。Kelleher预测，RibbonFET可能成为新一代的主流技术，持续20年或更长时间。她还指出，到某个阶段，晶体管的“带”（ribbon）可能会由2D半导体材料取代硅，进一步推动技术迭代。

总之，系统工艺协同优化作为摩尔定律的下一波浪潮，正引领着半导体行业的创新方向。英特尔及其合作伙伴正通过不断的技术突破，为未来计算能力的提升铺平道路。